伴随半导体行业的发展，刻蚀、薄膜沉积正成为市场关注的核心领域。
SEMI 测算，光刻机、刻蚀机、薄膜沉积设备分别约占半导体设备市场 24%、20% 和 20%。
这一系列设备中，刻蚀与薄膜沉积之所以成为当前产业关注的新焦点，其背后是半导 体工艺演进至先进制程带来的必然逻辑变迁。
第一，目前 EUV 光刻机的波长限制在 13.5nm，它做出来的线条只能做到 14nm， 10nm、7nm、5nm 芯片要通过多重模版的方法，把 20nm 光刻机线条翻版成两个 10nm 线 条，再翻版成5nm 的线条。SEMI 数据显示，在芯片制造流程里，从 65nm 制程演进至 7nm 制程，光刻步骤数量仅增加了约30%，但刻蚀步骤数量却激增了超过300%。
与此同时，薄膜沉积工序数量和复杂度也在大幅增加。当线宽向 7nm 及以下制程发 展，需要采用多重曝光工艺，薄膜沉积次数显著增加，90nm CMOS 工艺大约需要 40 道薄 膜沉积工序，在3nm FinFET工艺产线则需要100 道薄膜沉积工序。
第二，随着3D堆叠存储的发展，3D NAND为提升存储密度，将存储单元垂直堆叠，层 数不断增加，目前主流产品已超过200层。DRAM 未来也有类似的 3D 堆叠层数的技术路线 图。这使得对刻蚀设备的需求量和性能要求呈指数级增长。
同时，3D NAND 堆叠层数不断增加，每层薄膜厚度要求严苛，ALD 与 CVD 协同工艺成 为主流，这都对薄膜沉积设备提出了更高要求。
第三，GAAFET 是接替 FinFET 的下一代晶体管技术。GAAFET 相比于 FinFET 的刻蚀工 艺用量显著增加，FinFET 有 5 道步骤涉及刻蚀工艺，而 GAAFET 晶体管有9 道步骤涉及刻 蚀工艺。根据 IMM 信息的数据，刻蚀设备在先进制程中的用量占比将从传统 FinFET 时代的 20% 上升至 GAA 架构下的 35%，单台设备价值量同比增长12%。
薄膜沉积设备则需要在复杂三维结构上原子级均匀地沉积多层薄膜。比如：GAA 纳米 片晶体管需在原子尺度控制多层堆叠，要求 PECVD 沉积的介电薄膜（如栅极侧墙隔离层） 厚度偏差控制在±0.5Å以内，且需实现高深宽比结构的保形覆盖（覆盖率>95%）
因此，半导体制造未来的重点可能从单纯依赖光刻机缩小特征尺寸，转向更复杂、更 关键的刻蚀及薄膜沉积工艺。
（来自：半导体产业纵横）
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